追い越し禁止のmulti lane

複数の通信パスをまとめて論理的に一つのインターフェースとして扱い、伝送容量を増やすLAG(Link Agrregation)には皆さん馴染みが深いと思います。そして、その運用上の問題点も認識されているでしょう。

LAGの問題点はパケットのリオーダー(到達順序の変更)を避けるために、フロー単位でどの物理パスを使うのかアサインする必要がある事です。フローに認識方法によっては特定の物理パスに多くのフロー、つまりトラフィックが割り当てられてしまい。他の物理パスは空いているに使われない状況があります。それを避けるために様々なフロー識別の方法がありますが、要求されるハードウェア的なリソースも増える傾向にありある程度のトラフィックの偏りは避けられません。

それに対し、波長多重やパラレルパスによって回専用用を増やしている100G LR4やCWDM4などの伝送方式はmulti laneと呼ばれるもので、LAGとは大きく異なります。

LAGは割り当てられている物理パスの品質、遅延が異なっても問題ありません。つまりFECやバッファーなどの都合でフロー単位であれば到達順序が入れ替わっても問題ないのです。「追い越しOK」なのです。それに対しmulti laneは「追い越し禁止」グループ化されている全ての物理パスの品質は同一である事が要求されます。

multi laneによる帯域確保で一番身近なのはPCIe busではないでしょうか。PC内部や拡張カードの接続に使われているPCIeはシリアルバスのmulti laneです。x4とかx8は束ねているLANE数を示しています。

複数の物理パスに振り分ける方式はとても単純で受け取ったデータを細切れにして単純に振り分けます。データの中身をチェックする、フローを確認するような事は行いません。そのため、物理パスのトラフィックに偏りが発生しないのです。

今週はJANOG51が富士吉田市で開催されており、その会場での質問で比較的基本的な事なのにベテランのネットワーク運用者から聞かれましたので改めて記事にしてみました。
最新の技術動向も大事ですが、基本的な実装技術に関しても結構抜け落ちている事があるんだなぁと改めて認識しました。